知识点库

计算机经历电子管、晶体管、集成电路、超大规模集成电路四代发展。

计算机性能指标包括CPI、MIPS、主频、CPU执行时间等，CPU时间=IC×CPI×T。

冯·诺依曼结构的核心是存储程序概念，由运算器、控制器、存储器、输入和输出五部分组成。

计算机系统分为多个层次，从硬件到应用层，通过编译/解释实现层间转换。

计算机系统由硬件和软件组成，软件分为系统软件和应用软件。

计算机硬件由CPU、主存、I/O设备通过总线连接构成，CPU=ALU+CU+寄存器组。

软件和硬件在逻辑功能上等价，固件是固化在ROM中的软件，介于软硬件之间。

计算机按存储程序方式工作，执行"取指→译码→执行"的指令周期循环。

定点数用固定小数点位置表示数值，分为定点整数和定点小数，补码表示范围最大。

浮点数用S×M×R^E表示，IEEE 754单精度32位(1+8+23)，双精度64位(1+11+52)。

$n$ 位补码表示范围 $[-2^{n-1}, 2^{n-1}-1]$，加减统一处理。

数制转换是不同进位制之间的相互转换，BCD码用4位二进制表示一位十进制。

原码直接表示，反码符号位不变其余取反，补码=反码+1，补码运算最方便。

补码加减运算统一为加法，溢出判断用双符号位法或进位法(C_n⊕C_{n-1})。

定点数乘法有原码一位乘和Booth补码乘法，硬件用移位和加法实现。

定点数除法有恢复余数法和加减交替法(不恢复余数法)，商逐位确定。

IEEE 754浮点数由符号位、阶码(移码)、尾数(原码)组成，隐含最高位1。

浮点数加减运算步骤：对阶→尾数加减→规格化→舍入→判溢出。

ALU是执行算术和逻辑运算的核心部件，基于加法器实现，有串行和并行进位两种。

无符号整数全部位表示数值，n位范围[0, 2^n-1]，溢出时高位丢失。

带符号整数用补码表示，算术移位保持符号位，符号扩展高位补符号位。

标志位CF/OF/ZF/SF由ALU运算自动生成，OF=C_n⊕C_{n-1}判断有符号溢出。

阵列乘法器用组合逻辑并行计算，迭代除法器逐位产生商，硬件结构规整。

直接映射 ($B \bmod C$) / 全相联 / 组相联，权衡命中率和比较器数量。

存储器按介质分为半导体/磁/光存储器，按存取方式分为RAM/ROM/SAM/DAM。

主存由存储体、MAR、MDR组成，存储周期=存取时间+恢复时间，带宽=数据宽度/周期。

主存扩展通过位扩展(加宽字长)、字扩展(增加单元数)或字位同时扩展实现。

Cache利用局部性原理，命中率h下平均访问时间=h×tc+(1-h)×tm，多级Cache提高性能。

Cache替换算法决定淘汰哪个块，LRU最常用，FIFO可能Belady异常，随机最简单。

Cache写策略解决Cache与主存数据一致性问题，写回法性能好，写直达法实现简单。

虚拟存储器用磁盘扩展主存容量，通过页表实现虚拟地址到物理地址的转换。

多模块存储器通过交叉编址实现并行访问，低位交叉可提高带宽至m倍。

SRAM用触发器存储速度快用于Cache，DRAM用电容存储需刷新用于主存。

Flash存储器是非易失性半导体存储器，写前需擦除，有擦写次数限制。

CPU通过地址总线、数据总线和控制总线与主存连接，总线宽度决定寻址和传输能力。

磁盘由盘面、磁道、扇区组成，访问时间=寻道时间+旋转延迟+传输时间。

SSD基于Flash芯片，无机械部件，随机读写快，但有写放大和寿命限制问题。

指令由操作码和地址码组成，按地址码个数分为零/一/二/三地址指令，可用扩展操作码。

寻址方式决定如何获取操作数，常见有立即、直接、间接、寄存器、变址、基址寻址。

CISC指令复杂数量多用微程序实现，RISC指令简单定长用硬布线实现适合流水线。

指令系统(ISA)是软硬件接口，定义了指令格式、数据类型、寻址方式和寄存器组织。

大端模式高字节存低地址，小端模式低字节存低地址；数据对齐提高访问效率。

编译器将高级语言翻译为汇编，汇编器翻译为机器码，链接器合并目标文件生成可执行文件。

if-else语句通过比较指令和条件跳转指令实现，编译器生成CMP+BEQ/BNE序列。

for/while循环通过条件判断+回跳实现，编译器可能将循环转为do-while形式优化。

函数调用通过CALL/RET指令实现，栈帧保存返回地址、参数、局部变量和寄存器现场。

中断是CPU暂停当前程序转去处理紧急事件的机制，通过中断向量表找到处理程序入口。

CPU由运算器(ALU+寄存器)和控制器(CU+PC+IR)组成，负责取指、译码、执行指令。

指令周期=取指+译码+执行(+访存+写回)，一个指令周期包含若干机器周期和时钟周期。

数据通路是数据在功能部件间传送的路径，有专用通路和总线型两种组织方式。

微程序控制器将指令执行过程用微指令序列描述，存储在控制存储器(CM)中，灵活但较慢。

硬布线控制器用组合逻辑电路直接产生控制信号，速度快但设计复杂不易修改。

指令流水线将指令执行分为多个阶段并行处理，理想加速比=流水段数k。

流水线冒险包括结构冒险(资源冲突)、数据冒险(数据依赖)和控制冒险(分支)。

异常是CPU内部产生的(同步)，中断是外部设备产生的(异步)，都通过向量表处理。

超标量处理器每周期发射多条指令，动态流水线支持乱序执行，提高ILP。

多处理器包括SIMD/MIMD/多核/SMT等形式，共享内存需要Cache一致性协议。

总线是连接各部件的公共通信线路，分为数据总线、地址总线和控制总线。

总线仲裁解决多个设备争用总线的问题，分为集中式(链式/计数器/独立请求)和分布式。

总线定时方式决定数据传输的同步方式，分为同步、异步和半同步三种。

常见总线标准包括ISA、PCI、PCIe、USB等，各有不同的带宽和应用场景。

总线事务是一次完整的总线操作过程，包括请求、仲裁、寻址、数据传输和结束五个阶段。

总线性能指标包括总线宽度、时钟频率和带宽，带宽=宽度×频率/每次传输周期数。

I/O接口是CPU与外设之间的桥梁，负责数据缓冲、格式转换、状态管理和地址译码。

程序查询方式CPU主动轮询设备状态，简单但CPU利用率低，适合慢速设备。

中断方式设备就绪后主动通知CPU，CPU可在等待期间执行其他程序，效率高于查询。

DMA方式由DMA控制器直接管理内存与设备间的数据传输，CPU只在开始和结束时介入。

通道是独立的I/O处理器，执行通道程序完成复杂I/O操作，进一步解放CPU。

I/O端口是接口中的寄存器，编址方式分为统一编址(内存映射)和独立编址(I/O映射)。

中断响应过程：关中断→保存断点→识别中断源→转中断服务程序；处理完后恢复现场返回。

多重中断允许高优先级中断打断低优先级中断服务，通过中断屏蔽字控制嵌套关系。

DMA控制器包含MAR、WC、DAR、CR等寄存器，支持停止CPU/周期窃取/交替访存三种传送方式。